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等效时间采样原理及基于FPGA的实现_亚搏手机版app官网

发布时间:2021-06-04 阅读量:50702 作者: 亚搏手机版app官网

亚搏手机版_在现代电子测量、通讯系统以及生物医学等领域,常常牵涉到对宽带模拟信号展开数据采集和存储,以便计算机更进一步展开数据处理。为了对高速模拟信号展开不杂讯收集,根据奈奎斯特定理,取样频率必需为信号频率的2倍以上,但在电电阻多频及参数光学技术中向量序列数字调制法的抗噪性能对信号每周期的取样点数要求,取样点数就越多,抗噪性能越高。当取样信号频率很高时,为了在被取样信号的一周期内多取样,就必须提升取样时钟的频率,但是由于系统的ADC器件时钟速率并无法超过拒绝的高频速率或者存储处理速度等无法满足要求因此我们可以使用短距离ADC器件通过等效时间取样来对宽带模拟信号展开数据采集从而使系统更容易构建。

  1等效时间取样原理  等效时间取样技术是把周期性或准周期性的高频、较慢信号转换为低频的较慢信号。在电路上只对采样前的电路具备高频的拒绝,大大降低取样转换后的信号处理、表明电路对速度的拒绝,修改了整个系统的设计可玩性。等效时间取样分成顺序取样(sequentialequivalentsampling)、随机取样(randomequivalentsampling)以及融合这两种方式的混合等效取样(compoundequivalentsampling)。在文献[3]、[4]中分别讲解了两种硬件构建的等效时间取样中的顺序取样。

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  下面我将讲解等效时间取样中的混合时间取样,对于周期性信号的等效时间取样如图1(a)右图。  在第一周期中的横轴(时间)的第2与第6处的时钟下降沿对模拟信号展开取样,图中的箭头回应取样时刻。在一个周期中可以收集两个点,紧接着在第二个周期横轴的第11与第15处的时钟下降沿对模拟信号展开取样。

为了便利仔细观察在此将第一至第五周期的波形横向排序。可以看见第二周期比第一周的取样点距离各自周期接续点的时间晚了一个时钟周期。

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第三周期比第二周的取样点距离第三周期接续点的时间晚了一个时钟周期。在第四周期展开取样时我们可以找到第二个取样点早已转入第五周期。

如果我们在第五周期周企图之后用以上方式展开取样即第五周期比第四周的取样点距离接续点的时间晚一个时钟周期,那么我们不会找到在第五周期的取样接续点取样到的值反复了第一周期取样到的数值。所以此时我们可以中止取样那么我们就获得了如图1中的第6个波形示意图所回应的在一个周期的正弦波形中采到的8个数据点。  在文献[5]中得出了等效时间取样中每个周期可以收集多个点时的理论依据,在文献[6]中得出了等效时间取样中每个周期可以收集单个点时的理论依据。

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  我们通过将高频时钟展开方波已超过或者相似符合处理速度时钟拒绝。在图1(b)中幅度大于的时钟信号为取样时钟。

由图1(b)可以很确切的看见方波后的时钟波形,方波后的时钟波形在时钟的下降沿对信号展开取样,那么就不会获得如图1(a)中所回应的等效时间取样。  图1等效时间取样示意图  2基于FPGA的等效时间取样构建  2.1系统硬件构建框图  系统的总体框图如图2,FPGA掌控的等效取样时钟相连到ADC器件的时钟部分,ADC器件在时钟的掌控下对宽带模拟信号展开取样,收集到的数据传输到FPGA中的FIFO,FPGA再行将FPGA中FIFO的数据传送到USB中的FIFO,然后USB将USB中FIFO数据启动时到计算机,计算机对接管到的数据展开重构处置。

对于信号周期的提供,在电电阻多频及参数光学技术中收集信号的周期是由发送到信号的周期要求,而对于其他简单周期信号的周期取得可以通过所使用的方法取得。  图2系统方案框图  2.2等效时间取样时钟的程序实现  图3展出了基于FPGA分解的等效时间取样模块的输出端口与输入端口。其中CLK回应高频时钟的输出,RESET回应的是废黜输出末端,FREN_CON回应的是方波掌控输出用作掌控高频时钟的分频数,SANM_CONT回应的是模拟信号的周期包括多少个高频时钟信号的波形,CLK_ADC_OUT回应的是输入时钟端口,此端口相连到模数转换器件(ADC)的时钟输出端口。

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